УДК 519.6
РУФИЦКИЙ М.В., ФЕДОТОВ М.Ю.
АРХИТЕКТУРЫ ПОДСИСТЕМЫ КОНФИГУРИРОВАНИЯ
ПЛИС ДЛЯ ПОДДЕРЖКИ ДИНАМИЧЕСКОГО
РЕКОНФИГУРИРОВАНИЯ
Владимирский Государственный Университет, кафедра Конструирования и Технологии
Радиоэлектронных Средств, Россия, г. Владимир, ул. Горького, 87, тел.: (0922) 279871,
email: ktrs-m2@vpti.vladimir.su
Основные
свойством
ПЛИС,
позволяющим
сочетать
достоинства
специализированных БИС (оптимизация логической структуры для каждого
применения, высокая степень интеграции, высокое быстродействие) и стандартных
логических ИС (законченный цикл проектирования на рабочем месте конструктора
за короткое время, легкое внесение изменений в проект как во время разработки, так
и во время эксплуатации, экономическая эффективность для единичных и
мелкосерийных устройств) является возможность программирования пользователем
их внутренней структуры.
Программирование функций логических блоков и их межсоединений
обеспечивается наличием в ПЛИС наряду со схемами, выполняющими
пользовательские функции, программируемых ключей, управляемых элементами
памяти конфигурации (ЭПК). Наличие ЭПК, не выполняющих логических функций,
но занимающих до 80% площади кристалла, приводит к снижению логической
емкости и быстродействия ПЛИС по сравнению с БМК, выполненными по
идентичной
технологии,
что
является
основным
недостатком
ПЛИС,
ограничивающим области их применения.
Возможным путем преодоления указанного недостатка является динамическое
реконфигурирование (ДР) ПЛИС - многократное изменение логической структуры
во время функционирования устройства. При этом происходит временное
мультиплексирование логических функций, что эквивалентно увеличению
логической емкости вплоть до n раз, где n - число различных конфигураций,
загружаемых в ПЛИС. Кроме того, технология ДР принципиально позволяет

реализовать адаптацию системы к внешним воздействиям, аналогичную
программно-управляемым
устройствам,
при
сохранении
быстродействия,
присущего аппаратной реализации.
Для эффективной реализации устройств на ПЛИС, использующих ДР,
необходимо выполнение следующих требований:
1) Неограниченное число циклов перепрограммирования ЭПК.
2) Малое время записи ЭПК;
3) Минимальное время загрузки конфигурации в ПЛИС;
4) Возможность произвольного доступа к индивидуальным ЭПК;
5) Наличие САПР, позволяющей разбивать алгоритм функционирования
устройства на блоки, поочередно загружаемые в ПЛИС.
Требования 1 и 2 хорошо выполняются в современной микроэлектронной
технологии путем построения ЭПК на базе статических триггеров. Однако вопросы
создания эффективной архитектуры подсистемы управления конфигурированием и
разработки САПР с поддержкой ДР в настоящее время не выходят за рамки
экспериментальных исследований. Основной трудностью является сочетание
быстрого произвольного доступа к ЭПК с минимальной сложностью и занимаемой
на кристалле площадью подсистемы конфигурирования.
В большинстве коммерчески доступных в настоящее время ПЛИС,
использующих ЭПК на базе статических триггеров, схема конфигурирования
представляет собой сдвиговый регистр, соединяющий все ЭПК, Такая структура
наиболее проста в реализации, но допускает только полную перезапись всей
конфигурационной памяти с потерей состояния всех триггеров ПЛИС и
невозможностью выполнения логических функций во время конфигурирования.
Кроме того, время конфигурирования сравнительно велико (десятки мс).
Перечисленные недостатки затрудняют реализацию систем с ДР на их основе.
К настоящему времени предложено несколько архитектур, снижающих
влияние этих недостатков:
1) Кэширование конфигурации (National Semiconductor NAPA1000,
Massachusets Institute of Technology DPGA Prototype). Каждый ЭПК содержит n
(n=2...8 в различных проектах) триггеров. В каждый момент времени один из

триггеров является активным и определяет текущую конфигурацию, остальные в это
время могут загружаться через сдвиговый регистр. Для смены конфигурации
производится переключение активного банка. Наряду со снижением до 0 времени
смены конфигурации данная архитектура сохраняет необходимость полной загрузки
конфигурации для всей ПЛИС. Объем памяти конфигурации увеличивается в n раз,
что резко снижает эффективность использования площади кристалла при n>2.
2) Произвольный доступ к ЭПК (Xilinx XC6200). Каждому ЭПК соответствует
свой адрес, по которому он может быть записан в произвольное время. Для
ускорения загрузки конфигурации внешняя шина данных имеет до 32 разрядов.
Назначение и адреса ЭПК документированы. Такая структура может считаться
идеальной для ДР, но произвольный доступ достигается ценой крайне
неэффективного использования площади кристалла (менее 25%) и ограничения
числа ЭПК, что сокращает логические и трассировочные ресурсы ПЛИС и
затрудняет реализацию устройств на их основе. Семейство выпускалось серийно, но
не имело коммерческого успеха и в настоящее время снято с производства.
3) Фреймовая структура конфигурационной памяти (Atmel AT40K, Xilinx
Virtex). Вся память делится на фреймы, каждый из которых представляет собой
сдвиговый регистр. Каждый фрейм может перезаписываться индивидуально. Для
обеспечения доступа к индивидуальным битам и функционирования ПЛИС во
время ДР имеется буфер емкостью 1 фрейм, содержимое которого мгновенно
перезаписывается в требуемый фрейм после загрузки буфера. Такая архитектура
обеспечивает частичную реконфигурацию без прекращения функционирования с
минимальными дополнительными затратами и является наиболее перспективной.
В существующих ПЛИС с фреймовой структурой ЭПК фреймы организованы
согласно топологии кристалла (горизонтальными строками, включающими как ЭПК
логических блоков, так и ЭПК матрицы межсоединений всех иерархических
уровней), что требует перезаписи нескольких фреймов для перепрограммирования
функционального узла реализованного на ПЛИС устройства. Для устранения этого
недостатка может быть предложена организация согласно логической структуры
ПЛИС, например, соответствие фрейма логическому массиву (LAB в Altera FLEX).

Реализация систем с ДР невозможна без создания соответствующих САПР.
Однако существующие в настоящее время промышленные САПР не поддерживают
ДР. Отсутствие САПР, поддерживающих все возможности ПЛИС, являлось одной
из причин провала семейства Xilinx XC6200. Многие задачи построения САПР для
ДР являются нерешенными. Для обеспечения проведения исследований в области
ДР необходимо наличие полной информации по архитектуре и назначению битов
ЭПК ПЛИС. К сожалению, зарубежные фирмы-изготовители не предоставляют
такой информации.
Технология ДР, обеспечивая повышение эффективной логической емкости
ПЛИС, позволяет снизить требования к степени интеграции и технологическим
нормам и сделать реальным выпуск ПЛИС, позволяющих реализовать сложные
цифровые устройства, на основе имеющейся полупроводниковой технологии.
Выбор архитектуры подсистемы реконфигурирования является ключевым для
реализации требований К ПЛИС со стороны ДР с минимальными издержками.
Обеспечение проведения исследований в области САПР для ДР требует полного
документирования изготовителем ПЛИС их внутренней структуры и назначения
битов ЭПК.